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圖書簡(jiǎn)介

     本書從EDA技術(shù)的應(yīng)用角度出發(fā)，簡(jiǎn)明而系統(tǒng)地介紹了EDA技術(shù)的相關(guān)內(nèi)容。包括EDA技術(shù)的概念及特點(diǎn)，EDA技術(shù)的物質(zhì)載體——可編程邏輯器件，EDA技術(shù)的設(shè)計(jì)語言——硬件描述語言VHDL，EDA技術(shù)的開發(fā)設(shè)計(jì)流程和工具軟件MAX+plusⅡ及QuartusⅡ。此外，第5章給出了大量常用VHDL設(shè)計(jì)實(shí)例，第8章詳細(xì)闡述了幾個(gè)典型的EDA技術(shù)綜合應(yīng)用設(shè)計(jì)實(shí)例，并在第9 章編寫了多個(gè)實(shí)驗(yàn)項(xiàng)目。 全書在取材和編排上，力求理論聯(lián)系實(shí)際，由淺入深，循序漸進(jìn)。每章后面附有小結(jié)和習(xí)題，便于讀者學(xué)習(xí)和教學(xué)使用。 本書可作為高職高專電子信息、通信、自動(dòng)化、計(jì)算機(jī)等相關(guān)專業(yè)的教材及社會(huì)相關(guān)技術(shù)的培訓(xùn)教材，也可作為相關(guān)學(xué)科工程技術(shù)人員的參考書，還可作為電子產(chǎn)品制作、科技創(chuàng)新實(shí)踐、EDA課程設(shè)計(jì)和畢業(yè)設(shè)計(jì)等實(shí)踐活動(dòng)的參考書。

目錄

第1章  概述
  1.1  EDA技術(shù)及其重要性
    1.1.1  EDA技術(shù)的實(shí)例引入
    1.1.2  EDA技術(shù)的概念
    1.1.3  EDA技術(shù)的重要性
  1.2  EDA技術(shù)的知識(shí)體系
    1.2.1  可編程邏輯器件
    1.2.2  硬件描述語言
    1.2.3  EDA丁具軟件
  1.3  EDA技術(shù)的特點(diǎn)和發(fā)展趨勢(shì)
    1.3.1  EDA技術(shù)的主要特點(diǎn)
    1.3.2  EDA技術(shù)的發(fā)展趨勢(shì)
  1.4  專用集成電路
    1.4.1  ASIC的概念和分類
    1.4.2  可編程ASIC技術(shù)展望
  本章小結(jié)
  思考題與習(xí)題
第2章  可編程邏輯器件
  2.1  概述
    2.1.1  可編程邏輯器件的發(fā)展歷程
    2.1.2  可編程邏輯器件的分類
    2.1.3  PLD的基本結(jié)構(gòu)
    2.1.4  PLD邏輯符號(hào)的畫法和約定
  2.2  簡(jiǎn)單PLD
    2.2.1  PAL
    2.2.2  GAL
  2.3  CPLD和FPGA
    2.3.1  CPLD的基本結(jié)構(gòu)
    2.3.2  FPGA的基本結(jié)構(gòu)
    2.3.3  Altera公司器件介紹
  2.4  在系統(tǒng)可編程邏輯器件
    2.4.1  在系統(tǒng)可編程技術(shù)的特點(diǎn)
    2.4.2  ispLSl的結(jié)構(gòu)及系列器件介紹
    2.4.3  ispGDS介紹
  2.5  FPGA和CPLD的應(yīng)用選擇
    2.5.1  FPGA和CPLD的性能比較
    2.5.2  FPGA和CPLD的選用依據(jù)
  本章小結(jié)
  思考題與習(xí)題
第3章  EDA工具軟件與設(shè)計(jì)入門
  3.1  EDA設(shè)計(jì)流程
    3.1.1  設(shè)計(jì)輸入
    3.1.2  設(shè)計(jì)實(shí)現(xiàn)
    3.1.3  設(shè)計(jì)仿真
    3.1.4  編程或配置
  3.2  CPLD和FPGA的編程與配置方法
    3.2.1  CPLD的ISP方式編程
    3.2.2  使用PC并行口配置FPGA
    3.2.3  用專用配置器件配置FPGA
    3.2.4  使用單片機(jī)配置FPGA
  3.3  常用EDA工具軟件
    3.3.1  MAX+plusⅡ概述
    3.3.2  Lattice公司設(shè)計(jì)軟件概述
  3.4  MAX+plusⅡ的原理圖輸入設(shè)計(jì)示例
    3.4.1  一位全加器的設(shè)計(jì)
    3.4.2  2位十進(jìn)制計(jì)數(shù)譯碼電路的設(shè)計(jì)
    3.4.3  總結(jié)與補(bǔ)充說明
  本章小結(jié)
  思考題與習(xí)題
第4章  VHDL硬件描述語言
  4.1  VHDL概述
    4.1.1  VHDL的優(yōu)點(diǎn)
    4.1.2  VHDL與Verilog、ABEL語言的比較
    4.1.3  學(xué)習(xí)VHDL的注意事項(xiàng)
  4.2  VHDL程序結(jié)構(gòu)
    4.2.1  簡(jiǎn)單VHDL程序舉例
    4.2.2  實(shí)體
    4.2.3  結(jié)構(gòu)體
    4.2.4  庫(kù)
    4.2.5  程序包
    4.2.6  配置
  4.3  VHDL語言要素
    4.3.1  文字規(guī)則
    4.3.2  數(shù)據(jù)對(duì)象
    4.3.3  數(shù)據(jù)類型
    4.3.4  類型轉(zhuǎn)換
    4.3.5  操作符
  4.4  VHDL順序語句
    4.4.1  IF語句
    4.4.2  CASE語句
    4.4.3  LOOP語句
    4.4.4  NEXT語句
    4.4.5  EXIT語句
    4.4.6  wAIT語句
    4.4.7  RETURN語句
    4.4.8  NULL語句
  4.5  VHDL并行語句
    4.5.1  進(jìn)程語句
    4.5.2  并行信號(hào)賦值語句
    4.5.3  塊語句
    4.5.4  元件例化語句
    4.5.5  生成語句
 *4.6  子程序及子程序調(diào)用語句
    4.6.1  子程序的定義
    4.6.2  子程序的調(diào)用
    4.6.3  子程序的重載
 *4.7  其他語句
    4.7.1  斷言語句
    4.7.2  報(bào)告語句
    4.7.3  屬性語句
    本章小結(jié)
    思考題與習(xí)題
第5章  常用VHDL設(shè)計(jì)實(shí)例
  5.1  組合邏輯電路設(shè)計(jì)
    5.1.1  門電路的設(shè)計(jì)
    5.1.2  常用組合電路的設(shè)計(jì)
  5.2  時(shí)序邏輯電路設(shè)計(jì)
    5.2.1  觸發(fā)器設(shè)計(jì)
    5.2.2  移位寄存器設(shè)計(jì)
    5.2.3  計(jì)數(shù)器設(shè)計(jì)
  5.3  狀態(tài)機(jī)設(shè)計(jì)
    5.3.1  摩爾型狀態(tài)機(jī)的設(shè)計(jì)
    5.3.2  米里型狀態(tài)機(jī)的設(shè)計(jì)
  5.4  存儲(chǔ)器設(shè)計(jì)
    5.4.1  只讀存儲(chǔ)器
    5.4.2  靜態(tài)隨機(jī)存儲(chǔ)器
    5.4.3  先人后出堆棧
  5.5  特色實(shí)用電路設(shè)計(jì)
    5.5.1  計(jì)數(shù)器型防抖動(dòng)電路設(shè)計(jì)
    5.5.2  積分分頻器電路設(shè)計(jì)
  本章小結(jié)
  思考題與習(xí)題
第6章  MAX+plusⅡ使用進(jìn)階
  6.1  MAX+plusⅡ的VHDL設(shè)計(jì)向?qū)?    6.1.1  創(chuàng)建源程序cnt4.vhd
    6.1.2  創(chuàng)建源程序dec17s.vhd
    6.1.3  完成頂層文件設(shè)計(jì)
    6.1.4  頂層工程文件的處理
    6.1.5  設(shè)計(jì)項(xiàng)目的其他信息和資源配置
  6.2  LPM的調(diào)用方法
    6.2.1  LPM的原理圖調(diào)用方法
    6.2.2  LPM的VHDL文本方式調(diào)用
  6.3  波形輸入設(shè)計(jì)方法
  6.4  用MAX+plusⅡ優(yōu)化設(shè)計(jì)
    6.4.1  全局邏輯綜合選項(xiàng)
    6.4.2  局部邏輯綜合選項(xiàng)
    6.4.3  探針的使用
    6.4.4  打包
  6.5  其他設(shè)置
    6.5.1  編程文件轉(zhuǎn)換
    6.5.2  MAX+plusⅡ的安裝
  本章小結(jié)
  思考題與習(xí)題
第7章  QuartusⅡ軟件及應(yīng)用
  7.1  QuartusⅡ軟件的圖形用戶界面
    7.1.1  工程導(dǎo)航區(qū)
    7.1.2  狀態(tài)區(qū)
    7.1.3  信息區(qū)
    7.1.4  丁作區(qū)
    7.1.5  快捷命令丁具欄
  7.2  QuartusⅡ軟件的圖形編輯輸入法
    7.2.1  創(chuàng)建工程設(shè)計(jì)項(xiàng)目
    7.2.2  編輯設(shè)計(jì)原理圖
    7.2.3  設(shè)計(jì)編譯
    7.2.4  設(shè)計(jì)仿真
    7.2.5  引腳鎖定與編程下載
  7.3  QuartusⅡ軟件的文本編輯輸入法
    7.3.1  編輯設(shè)計(jì)文件
    7.3.2  創(chuàng)建工程
    7.3.3  編譯
    7.3.4  仿真
    7.3.5  引腳鎖定與下載
  7.4  層次電路設(shè)計(jì)
    7.4.1  頂層文件設(shè)計(jì)
    7.4.2  創(chuàng)建各模塊的下層設(shè)計(jì)文件
    7.4.3  設(shè)計(jì)項(xiàng)目的編譯仿真
    7.4.4  層次顯示
  本章小結(jié)
  思考題與習(xí)題
第8章  EDA技術(shù)綜合應(yīng)用設(shè)計(jì)實(shí)例
  8.1  數(shù)字鐘
    8.1.1  數(shù)字鐘的設(shè)計(jì)要求
    8.1.2  數(shù)字鐘的頂層結(jié)構(gòu)
    8.1.3  數(shù)字鐘各模塊的VHDL源程序設(shè)計(jì)
  8.2  智力競(jìng)賽搶答器
    8.2.1  搶答器的功能描述
    8.2.2  搶答器的設(shè)計(jì)
  8.3  交通燈控制器
    8.3.1  交通燈控制器功能要求
    8.3.2  交通燈控制器的設(shè)計(jì)
    8.3.3  仿真波形
    8.3.4  下載驗(yàn)證
  8.4  8路彩燈控制器
    8.4.1  8路彩燈控制器的功能要求
    8.4.2  8路彩燈控制器的設(shè)計(jì)
    8.4.3  下載驗(yàn)證
  8.5  簡(jiǎn)易數(shù)字頻率計(jì)
    8.5.1  設(shè)計(jì)任務(wù)
    8.5.2  數(shù)字頻率計(jì)的設(shè)計(jì)
  本章小結(jié)
  思考題與習(xí)題
第9章  EDA實(shí)驗(yàn)開發(fā)系統(tǒng)與實(shí)驗(yàn)
  9.1  Gw48系列實(shí)驗(yàn)開發(fā)系統(tǒng)使用說明
    9.1.1  Gw48系統(tǒng)使用注意事項(xiàng)
    9.1.2  GW48系統(tǒng)主板結(jié)構(gòu)與使用方法
    9.1.3  實(shí)驗(yàn)電路結(jié)構(gòu)圖
    9.1.4  GW48-CK/GK/PK系統(tǒng)結(jié)構(gòu)圖信號(hào)與芯片引腳對(duì)照表
  9.2  EDA實(shí)驗(yàn)
    9.2.1  實(shí)驗(yàn)1——用原理圖輸入法設(shè)計(jì)4位全加器
    9.2.2  實(shí)驗(yàn)2——計(jì)數(shù)譯碼顯示電路設(shè)計(jì)
    9.2.3  實(shí)驗(yàn)3——計(jì)數(shù)器的設(shè)計(jì)
    9.2.4  實(shí)驗(yàn)4——簡(jiǎn)易彩燈控制器
    9.2.5  實(shí)驗(yàn)5——用原理圖輸入法設(shè)計(jì)4位十進(jìn)制計(jì)數(shù)譯碼器
    9.2.6  實(shí)驗(yàn)6——用原理圖輸入法設(shè)計(jì)2位十進(jìn)制頻率計(jì)
    9.2.7  實(shí)驗(yàn)7——序列檢測(cè)器設(shè)計(jì)
    9.2.8  實(shí)驗(yàn)8——用LPM設(shè)計(jì)8位數(shù)控分頻器和4位乘法器
    9.2.9  實(shí)驗(yàn)9——脈寬可調(diào)的方波信號(hào)發(fā)生器設(shè)計(jì)
    9.2.10  實(shí)驗(yàn)10——“梁祝”樂曲演奏電路
參考文獻(xiàn)

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